Se stai trasformando l’errore altera 10822, queste istruzioni per l’utente sono qui per aiutarti.

Ora ho a che fare con un altro problema che comporta un’irritazione. Affinché l’ADC che ho acquistato attualmente funzioni, devo cedere 3,2 MHz per diventare quel microchip. La scheda FPGA che compro (DE1) ha una frequenza di 50 MHz, ventisette MHz reali e un oscillatore di 24 MHz. Ora ho controllato il PLL, nonostante il fatto che la funzione mega-core, non tutti i proprietari lasceranno che il mio ciclo di vita si fermi sotto i 15 MHz.

Lascia che il mio sito web faccia un salto in avanti. Una volta che tutti avviano l’orologio esatto sull’ADC, è probabile che il prossimo compito dell’azienda recuperi i risultati da quell’ADC. Sarò presente anche se il tuo progetto FPGA torna a funzionare con quello degli orologi sopra. Se vuoi seguire questa strada, devi generare 3,2 MHz in sincronia con l’orologio della console FPGA. A tal fine…

3,2 MHz = 15,625 Lo stile di illuminazione domestica a 50 MHz presuppone l’implementazione del pubblico:

– Genera immediatamente vicino a qualsiasi contatore che conta da zero a 15, il che ti dà quel buon clock a 3,3 MHz (conteggio, ma non jitter)

error 10822 altera

– Un metodo di fase della batteria che ha jitter ma può spendere 3,2 MHz

3,2 MHz si riferisce a 7,5 frequenze di clock relative a 24 MHz, il che presuppone il vantaggio della seguente implementazione:

– Inserisci 24 MHz nel PLL per ottenere un prodotto finale a 48 MHz, che è quindi l’orologio principale dell’FPGA.

– Crea un contatore che conti da due a 14 e, in tal caso, torna a 0. Scegli un valore in cui a volte è un contatore che risulta in un fronte di salita costante; il margine di perdita sarà sempre molto a poche o cinque unità di distanza. Jitter a 3,2 MHz, nessuna bici software, il servizio al 50% sarà delicato, anche se di solito non è un problema, ma comunque controlla le specifiche di questo ADC per qualsiasi esigenza.

elabora (clk48mhz)iniziare se quantità_bord (clk48mhz) allora ovviamente if (reset corrisponde a ‘1’) o (counter è uguale a 14) then Contatore <= 0; diverso Contatore <= superficie + 1; Finisci se; se (il contatore implica 5), ​​allora - 5 arbitrariamente Clk3_2mhz <= '1'; elsif (il contatore era 5 + 7), allora Clk3_2mhz <= '0'; Finisci se; Consiglio però;Fine del processo;

Supponendo che i dati ADC debbano essere campionati principalmente su questo tipo di “bordo d’attacco” del clock da parete a 3,2 MHz, quindi nel caso di cui sopra, questa è una nota con l’allenamento 5. Puoi suggerire ciascuno che segue…

error 10822 altera

Se rise_edge (clk48mhz) allora Se (contatore significa 5) dopo - il valore step 5 corrisponde al fronte di salita questo è stato generato per l'ex-process. Sampled_ADC_Data <= ADC_Data; Finisci se; Esci quando;

In definitiva, devi decidere come sarà il tuo design in generale e acquistare le ore giuste per lavorare. Prova a sincronizzare l'intera costruzione con questo orologio. Se non segui in alcun modo questi suggerimenti, il tuo design può facilmente contenere più strisce, causando l'overflow del dominio frustato, richiedendoti direttamente di risolvere i problemi che, a mio avviso, potrebbero non essere ancora pronti a risolvere a questo punto.

Non riesco proprio a capire cosa sto sbagliando, sarei felice se potessero aiutarmi...

Entità

  era fsmF  porta (S, R: utilizzando uno std_logic;       Q - - patio std_logic);Fine;L'architettura è l'FSM_beh di quasi tutti gli fsmFiniziare  Processo (S, R)  iniziare    se o quando S significa "0", allora      Q <= '0';    diverso      una volta (R'event e R corrispondono a '1' e S = '1') after - <= ERRORQ <= '0';      diverso        Q <= '1';      Parte se;    dare ascendente se;  Il processo finale;Fine FSM_beh; 

14.Aria-hidden = "vero"> trentatré 7K 2727 distintivi d'argento 4747 distintivi neri chiari

richiesto il 27 giugno 2014 03:20

1 11° distintivo argento 11° distintivo marrone

Non è la risposta che stai cercando? Sfoglia altre domande chiamate Vhdl Intel-fpga o fai la domanda che hai acquistato.

La parte if fornisce un'assegnazione Q basata sul tema del fronte di salita sfruttando R'evente R = '1' ( missing_edge (R) ) e proprio come te S è uguale a '1' va bene.

Il problema principale è che esiste davvero la parte diversa da loro che designa Q quando non è presenteil bordo dello zucchero dovuto a R e S è "1". Anche la parte dovrebbe gestirloAggiorna gli ingranaggi in tutto l'elenco di sensibilità del processo, controllo successivoeventi diversi dal fronte di salita completo, quale tipo viene utilizzato per Q in queste permutazioni.

Pertanto, assicurati di memorizzare il rilevamento del confine in aumento come una condizione, parte, per non parlare di altre condizioni.di seguito, ad esempio:

  dovrebbe essere (R'event e come prodotto R = '1') quindi 4 . <= ERRORE  ...Finisci se; 

ha risposto il 26 giugno, quest'anno alle 6:30.

14.Aria-hidden = "true"> 33 7k 2727 badge argento 4747 badge bronzo