Se você está recebendo altera o erro de julgamento 10822, este manual do usuário está aqui para permitir que eles ajudem.

Eu agora estava lidando com outro problema que muitos envolvem um problema. Para que o ADC que comprei agora funcione, preciso gastar 3,2 MHz que ajudará a se tornar esse chip. O FPGA vista que tenho (DE1) tem frequência de 50 MHz, 27 MHz reais e oscilador de MHz por dia. Agora eu encontrei o PLL, mas o objetivo do megacúcleo, nem todos os mestres vão deixar nosso clock de vida cair abaixo de 15 MHz.

Deixe-me avançar. Uma vez que todos iniciam o relógio em algum ADC, a próxima tarefa do cliente é considerada como capaz de coletar os resultados entre aquele ADC. Eu também estarei se o seu design FPGA voltar a funcionar com um de todos os relógios acima. Se você deseja seguir esse caminho, precisa ajudá-lo a gerar 3,2 MHz em sincronia para quem tem o clock do sistema FPGA. Para este fim de habilidade …

3,2 MHz implica 15,625 iluminação doméstica a 50 MHz assume a seguinte implementação:

– Gere imediatamente quase todos os contadores em que a ideia conta de 0 a 15, o que dá a você um bom alarme de 3,3 MHz (contagem, mas sem jitter)

erro 10822 altera

– Um aplicativo de fase da bateria que vem com jitter, mas pode produzir 3,2 MHz

3,2 MHz corresponde a 7,5 frequências de clock de parede de 24 MHz e pressupõe o uso da seguinte implementação:

– Insira 24 MHz no PLL para obter uma saída particular de 48 MHz, que agora é o clock principal do FPGA.

– Crie um contador referente às contagens de 0 a 14, além disso, se for o caso, reverta para 0. Escolha qualquer valor que às vezes é virtualmente qualquer contador que causa uma borda ascendente constante; a borda descendente quase sempre será um número que está a algumas ou a 8 unidades de distância. Jitter de 3,2 MHz, sem bicicleta de serviço, 50% de produtos e serviços estão bem, embora geralmente não seja um problema, mas verifique os requisitos deste ADC para quaisquer opções.

processar (clk48mhz)começar se for amount_bord (clk48mhz), então if (reset corresponde a '1') também (contador = 14) então Contador <= 0; diferente Contador <= contador + 1; Fim se; fornecido (contador = 5), neste caso - 5 arbitrariamente Clk3_2mhz <= '1'; elsif (o contador é 5 + 7), então Clk3_2mhz <= '0'; Fim se; Conselhos embora;Fim de todo o processo;

Assumindo que os dados ADC freqüentemente precisam ser amostrados nesta "borda de ataque" associada ao clock de parede de 3,2 MHz, no qual, no exemplo acima, este será um acorde com o treinamento 5. Você pode sugerir o seguinte ...

erro 10822 altera

Se rise_edge (clk48mhz) então Se (contador = 5) quando você terminar - o valor 5 corresponde à borda ascendente que foi gerada para muitos processos anteriores. Sampled_ADC_Data <= ADC_Data; Fim se; Saia quando;

No final das contas, você tem que escolher de fato como seu design geral ficará e escolher o tempo certo para trabalhar. Tente sincronizar toda a estrutura com isso, sente-se e observe. Se você não seguir esses procedimentos, seu projeto pode conter várias batidas, causando a inundação do domínio de listras, exigindo que você solucione problemas que a maioria de nós acho que podem não estar prontos para corrigir neste componente.

Simplesmente não consigo encontrar o que estou conduzindo de errado, ficaria feliz se eles pudessem me ajudar ...

Entidade

  é fsmF  entrada (S, R: via std_logic;       Q - - fora do std_logic);Fim;A arquitetura é meu FSM_beh da maioria dos fsmFscomeçar  Processo (S, R)  em relação ao começo    se S é a abreviação de "0", então      Q <= '0';    diferente      if (R'evento e R funciona com '1' e S = '1') como resultado de - <= ERRORQ <= '0';      diferente        Q <= '1';      Parte se;    desista se;  O processo final;Fim FSM_beh; 

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p solicitado em 27 de junho de 2014 às 03h20

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Não é a resposta que você está procurando? Procure outras perguntas, chamado Vhdl Intel-fpga, ou faça a pergunta que você comprou.

A parte desde que forneça uma atribuição Q baseada no tema da borda ascendente usando R'evente R significa '1' ( missing_edge (R) ) e simplesmente enquanto o S = '1' público estiver correto.

O problema é que normalmente é o canto else que atribui Q o segundo não presenteo bordo de ataque devido em R e S é "1". A parte else deve regular issoAtualize as engrenagens no grau de processo da lista e, em seguida, verifiqueeventos diferentes da borda de subida totalmente desenvolvida, que são usados ​​para produzir Q nesses combos.

Portanto, certifique-se de proteger a detecção de borda ascendente como uma condição, peça e outras condições importantes.abaixo, para o exemplo:

  if (R'evento então como resultado R significa '1') então - <= ERROR  ...Fim se; 

p indicado em 26 de junho de 2014 às 6h30.

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